Micron in kadenca posodabljata stanje ddr5, s 36% večjo zmogljivostjo kot ddr4

V začetku leta sta Cadence in Micron izvedla prvo javno predstavitev pomnilnika DDR5 naslednje generacije. Na dogodku TSMC v začetku tega meseca sta obe podjetji predložili nekaj posodobitev o razvoju nove pomnilniške tehnologije.

Micron in Cadence razpravljata o svojem napredku v pomnilniku DDR5

Glavna značilnost DDR5 SDRAM je zmogljivost čipov, ne le večja zmogljivost in manjša poraba energije. Pričakuje se, da bo DDR5 povečal hitrost V / I iz 4.266 na 6.400 MT / s, padec napajalne napetosti za 1, 1 V in dovoljen razpon tresenja 3%. Pričakuje se tudi uporaba dveh neodvisnih 32/40 bitnih kanalov na modul (brez / ali z ECC). Poleg tega bo DDR5 izboljšal učinkovitost vodilnega vodila, boljše sheme nadgradnje in večji nabor bank za dodatne zmogljivosti. Cadence nadaljuje, da bo izboljšana funkcionalnost DDR5 omogočila 36% večjo pasovno širino v realnem svetu v primerjavi z DDR4 tudi pri 3200 MT / s, enkrat pa 4800 MT / s pa bo dejanska pasovna širina 87% večja. v primerjavi z DDR4-3200. Druga najpomembnejša lastnost DDR5 bo gostota monolitnih čipov nad 16 Gb.

Priporočamo, da preberete naš post o Intel Core 9000 series, ki podpira do 128 GB RAM-a

Vodilni proizvajalci DRAM-a že imajo monolitne čipe DDR4 z zmogljivostjo 16 Gb, vendar te naprave zaradi fizičnih zakonov ne morejo dovajati ekstremnih ur. Zato imajo podjetja, kot je Micron, veliko dela, da bi poskušali združiti visoke gostote in zmogljivosti DRAM-a v dobi DDR5. Zlasti Micron skrbi za spremenljiv čas zadrževanja in druge pojave na atomski ravni, ko proizvodne tehnologije, ki se uporabljajo za DRAM, dosežejo 10-12 nm. Poenostavljeno povedano, medtem ko DDR5 standard ustreza gostoti in poročni uspešnosti, izdelovalci DRAM-a morajo še vedno veliko čarov.

Micron pričakuje, da bo začel proizvodnjo čipov 16Gb z uporabo svojega pod 18nm proizvodnega procesa do konca leta 2019, čeprav to ne pomeni nujno, da bodo dejanske aplikacije, ki imajo ta pomnilnik, na voljo do konca prihodnjega leta. Cadence je že implementiral DDR5 IP (Controller + PHY) z uporabo procesnih tehnologij NM (7nm DUV) TSMC in N7 + (7nm DUV + EUV).

Glede na ključne prednosti DDR5 ne preseneča, da Cadence napoveduje, da bodo strežniki prvi programi, ki bodo uporabili novo vrsto DRAM-a. Cadence verjame, da ga bodo podpirali SoC-ji kupcev, ki uporabljajo postopek N7 +, kar v bistvu pomeni, da bi čipi morali leta 2020 nastopiti na trgu.

Pisava Techpowerup